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Blade 2000 noch aktuell genug mit XVR-1000 oder XVR-1200 als 3D-Workstation?

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llothar:

--- Zitat von: gemm am 29. Juli 2008, 12:21:50 ---Damit kann mein kompletter hier herumstehender Maschinenpark in einem einzigen Gehäuse mit einem einzigen Netzteil betrieben werden und DAS ist dann auch sehr von Vorteil für die Stromrechnung, denn das Blade-Netzteil hat bei ordentlich Last einen viel besseren Wirkungsgrad als 4 einzelne PC-billig-Netzteile. Da ist dann auch noch eine XVR-1200 tolerierbar WENN, sie was bringt.

--- Ende Zitat ---

Eine ernsthafte Frage: Bist du taub?

Wenn das Netzteil dermassen belastet ist, kannst du es neben einer Blade nicht aushalten, das
hast nichts mit persönlichen Vorlieben zu tun sondern schlicht und einfach medizinisch. Ein
voll belastetes Netzteil erzeugt den Krach den das Teil beim OBP mit vollem Hardwarecheck erzeugt.
Es ist nicht erlaubt neben sowas zu arbeiten wenn man nicht immer einen Ohrschützer trägt.

Ich denke du hast einfach damit noch keine Erfahrung gesammelt. Mich würde jetzt wirklich
interessieren wie alt du bist. Deien Argumente klingen mir nämlich auch nach jugendlichem
Hardwarefreak.

Und so nebenbei. Wo willst du das Mini-PC Gehäuse befestigen? Wenn ich in meine Kiste gucke,
sehe ich da nicht viel. Insbesondere keine Möglichkeit das zu verschrauben.

escimo:
So noch einmal OT, dann aber Schluss hier...  :-\


--- Zitat von: llothar am 29. Juli 2008, 12:46:01 ---... 1 Takt eine Operation (ja so scheisse langsam war Risc) ...
--- Ende Zitat ---
Was soll das denn sein? ;D

Du meinst wohl CPI "Cycles per Instruction"! Bei damaligen CISC-Prozessoren liegen die im Durchschnitt bei 3 bis 6 CPI, wohingegen in den Anfängen der RISC-Technologie der Durchschnitt bei 1,5 CPI liegt.

Problem damals war die Anzahl der Instruktionen bei RISCs im Vergleich zu den komplexen Befehlen der CISC's. Daher auch Superskalarität - also das Vorhandensein mehrerer paralleler Ausführungseinheiten - um diesen Nachteil entgegenzuwirken.

DoomWarrior:

--- Zitat von: llothar am 29. Juli 2008, 12:46:01 ---Tja nur das RISC halt nicht unbedingt was mit dem Instruktionsset zu tun hat und hatte :-)
Leider vergessen das viele. Es ging um einige Kernfragen, wie festverdrahtete Steuerwerke,
Superskalar, pipelined, 1 Takt eine Operation (ja so scheisse langsam war Risc), Registersets,
Load+Store Architekture.

--- Ende Zitat ---
Superskalar hat nichts mit RISC zu tun. Steht auch in Widerspruch zu deiner dritten Behauptung.
Piplined ist vielleicht ein Kriterium um RISC zu erreichen, aber kein Kriterium um CISC damit auszuschließen.
Der i80486 ist auch Piplined um ein beliebigen CISC zu nennen. Das ein RISC Prozessor nur eine Operation pro Takt ausführen kann - als Neuerung, gegenüber mehrere Operationen pro Takt ist eine konsiquenz aus dem festen Regelsatz und der Piplineden Architektur, also ein Resultat keine Vorraussetzung für die Aufnahme.
Da der POWER aber einen variablen Regelsatz besitzt ist es somit kein echter RISC.

@escimo: äh du meinst wohl IPC Instruction per Cycle. Wir gehen mal von einem idealen Programm aus, ohne Sprunganweisung und Datenkollisionen die Aufgelöst werden müssen

llothar:
Okay, ich sitze hier ja jetzt in D mit meiner ganzen Bibliothek. Da finde ich doch den guten alten
Arndt Bode - Risc Architekturen - Reihe Informatik, Wissenschaftsverlag Zürich.

Der Bronstein unter den Risc Büchern  ;D

Da steht

"Der Versuch, charakteristiche Eigenschaften von RISC Architekturen anzugeben wurde in [Colw85] realisiert.
Die folgenden Architekturmerkmale für RISC gelten heute als allgemein akzeptiert, wenngleich sie nicht in jedem
konkreten System eingehalten werden:

1) Einzyklus-Maschinenbefehle
2) Load/Store Architektur
3) Festverdrahtetes Leitwerk
4) Wenige Machinenbefehle und Adressierungsarten
5) Horizontales Machinenbefehlsformat
6) Verlagerung möglichst vieler Aufgaben in die Übersetzungszeit, optimiernde Compiler"

Supersklare Rechner kamen in der Tat erst mit der dritten Risc Generation. Die erste waren SUPR undSOAR, die zweite dann Am29000, Sparc, Mips, 88000,PA,Inmos. Zur dritten wurde IBM/6000 POWER (?? das ist wohl nicht PowerPC??), i860,i960.

Ach ein schönes Buch, ich leg mich jetzt mal aufs Bett und lese Kapitel 11. Hewlett Packard Precision Architecture. Soweit war ich im Studium nicht gekommen, fällt mir auf.

escimo:

--- Zitat von: DoomWarrior am 29. Juli 2008, 13:40:25 ---@escimo: äh du meinst wohl IPC Instruction per Cycle. Wir gehen mal von einem idealen Programm aus, ohne Sprunganweisung und Datenkollisionen die Aufgelöst werden müssen
--- Ende Zitat ---
Gut wir meinen beide etwas anderes:

- du meinst wohl "instructions per cycle", d.h. der Anzahl an Instruktionen die je Takt parallel zueinander ausgeführt werden können (Superskalarität als Erweiterung des Pipelining)

- ich habe von "cycles per instruction" geschrieben, also der Anzahl an Takten die eine einzelne Instruction (z.B. "add") bzw. Anweisung (z.B. "add r1,r2,r3") zur vollständigen Ausführung benötigt - das hängt z.B. vom internen Aufbau der CPU (u.a. feste Verdrahtung von Leitwerk usw.) ab.
=> Beispiel siehe hier. Auszug:

--- Zitat ---The CISC approach attempts to minimize the number of instructions per program, sacrificing the number of cycles per instruction. RISC does the opposite, reducing the cycles per instruction at the cost of the number of instructions per program.
--- Ende Zitat ---


--- Zitat von: llothar am 29. Juli 2008, 14:14:36 ---...
1) Einzyklus-Maschinenbefehle
--- Ende Zitat ---
entspricht CPI (cycles per instruction)

EDIT: OT und die ewige Debatte CISC vs. RISC zum nachlesen gibt auch hier

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